3D封装

芯片或存储颗粒垂直堆叠，通过混合键合（Hybrid Bonding）实现三维集成的封装技术。

与2.5D封装的区别

对比项	2.5D封装	3D封装
结构	中介层上横向排列	垂直堆叠
互连	μbump	混合键合（Cu-Cu）
典型应用	GPU+HBM互联	HBM堆叠、CPU+Cache堆叠
堆叠层数	单层芯片	4-12层堆叠

核心结构：HBM堆叠

HBM3 DRAM（SK海力士/三星/美光）：

DRAM Die 1 ─┐
DRAM Die 2 ─┤ ← 8层/12层 DRAM堆叠
DRAM Die 3 ─┤
DRAM Die 4 ─┘
    ↓
 混合键合（Cu-Cu Direct Bond）
    ↓
 TSV（硅通孔）垂直互联
    ↓
 GPU Die（通过2.5D中介层连接HBM堆叠）

结果：HBM3 5.2TB/s带宽，功耗比GDDR6低40%

混合键合技术（Hybrid Bonding）

技术	说明
原理	铜焊盘直接面对面键合，无需凸块
间隙	<1μm（vs μbump 20-50μm）
带宽密度	极高（每平方毫米数万连接）
挑战	表面清洁度要求极高，良率难控制

AI芯片的3D封装案例

产品	3D封装形式
AMD MI300X	3D V-Cache：CPU/GPU与L3缓存垂直堆叠
AMD EPYC	3D V-Cache：X3D处理器
苹果M系列	统一内存架构：SoC+DRAM 3D堆叠
HBM3	DRAM Die堆叠（8-12层）

3D封装与Chiplet的结合

未来AI芯片架构（AMD/苹果路线）：

计算 Die（CPU/GPU/NPU）
  └── 3D堆叠
        ├── L3 Cache Die（SRAM，3D堆叠在计算Die上）
        └── HBM（3D堆叠+混合键合）

[Chiplet](/wiki/chiplet/) + [3D封装](/wiki/3d-packaging/) 结合：
  ├── 计算Die（Chiplet，2.5D互联）
  │     └── 3D堆叠Cache（3D V-Cache）
  └── 存储Die（HBM，3D混合键合）

产业链关系

3D封装
  ├── HBM堆叠：SK海力士、三星、美光
  ├── 混合键合设备：ASML（绑定机）、BE Semiconductor
  └── 3D堆叠载板：[封装基板](/wiki/package-substrate/)需求复杂化

3D封装需求 → [HBM](/wiki/hbm/)产能 → [封装基板](/wiki/package-substrate/)需求
           → 混合键合设备需求（绑定机）
           → [ABF](/wiki/abf/)高性能要求

核心关系

• 3D封装 → HBM（DRAM堆叠）
• 3D封装 → 混合键合 → ASML/BE Semi设备
• 3D封装 → Chiplet（AMD 3D V-Cache）
• 3D封装 → 封装基板（2.5D中介层+3D堆叠组合）
• 3D封装 → 低膨胀（硅-硅CTE匹配好）
• 3D封装 → 低介电损耗（高速信号需求）
• 3D封装 → 液冷（3D堆叠热密度更高）