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title: SRAM
slug: sram
date: '2026-08-17'
updated: '2026-08-17'
summary: '**S**tatic **R**AM，静态随机存取存储器。每个单元由 6 个晶体管（6T）构成，**无需刷新**即可保持数据，速度最快但单元面积大、密度低。'
category: 芯片器件
tags:
  - SRAM
  - 静态存储
  - 缓存
  - 寄存器
  - AI芯片
  - 芯片器件
  - term
aliases:
  - Static RAM
  - 静态随机存储器
  - 静态RAM
  - 静态随机存取存储器
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batch: 2
faq:
  - question: SRAM 与「── 上位」的关系是什么？
    answer: ── 上位 → 寄存器（CPU内）。
  - question: SRAM 与「── 同级」的关系是什么？
    answer: '── 同级 → [HBM](/wiki/hbm/)/[DRAM](/wiki/dram/)（速度vs容量权衡）。'
  - question: SRAM 与「── 3D扩展」的关系是什么？
    answer: ── 3D扩展 → AMD 3D V-Cache、3D堆叠SRAM。
  - question: SRAM 与「── 工艺借鉴」的关系是什么？
    answer: '── 工艺借鉴 → [3D封装](/wiki/3d-packaging/)（混合键合堆叠）。'
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# SRAM（Static RAM）

**S**tatic **R**AM，静态随机存取存储器。每个单元由 6 个晶体管（6T）构成，**无需刷新**即可保持数据，速度最快但单元面积大、密度低。

## 与[DRAM](/wiki/dram/)对比

| 对比项 | SRAM | [DRAM](/wiki/dram/) |
|--------|------|----------|
| 单元结构 | 6T（六晶体管） | 1T1C（晶体管+电容） |
| 刷新 | 不需要 | 周期性刷新（64ms级） |
| 速度 | 极快（ns级） | 较慢（数十ns） |
| 密度 | 低（6晶体管/位） | 高（1T1C/位） |
| 成本/位 | 高（10-100x） | 低 |
| 功耗（静态） | 高（漏电流） | 低 |
| 典型容量 | KB~MB级 | GB级 |
| 典型应用 | CPU/GPU/ASIC片上缓存 | 系统主存 |

## 在AI硬件中的关键角色

SRAM 是 AI 算力芯片的**核心瓶颈之一**——"memory wall"问题：

```
[XPU](/wiki/xpu/)（GPU/AI加速器）内部存储层次
  ├── 寄存器文件（Register File，SRAM）
  ├── L1 Cache（KB级，SRAM，与运算单元同频）
  ├── L2 Cache（MB级，SRAM，片上共享）
  ├── L3 Cache（MB~数十MB，SRAM，跨核共享）
  │     └── AMD 3D V-Cache：3D堆叠SRAM扩展L3
  ├── [HBM](/wiki/hbm/)（GB级，封装外高带宽）
  └── [DRAM](/wiki/dram/)（系统主存，CPU侧）
```

### 典型AI芯片的SRAM规模

| 芯片 | SRAM容量 | 工艺 |
|------|----------|------|
| NVIDIA H100 | 50MB L2（共享） | TSMC 4N |
| NVIDIA B200 | 72MB L2 | TSMC 4NP |
| AMD MI300X | 256MB L2+L3（Infinity Cache） | TSMC N5+3D V-Cache |
| 苹果 M3 Ultra | 96MB L2 + 768MB L3 | TSMC N3B |
| 华为昇腾 910B | ~64MB L2 | 中芯N+1/N+2 |

## 网络芯片中的SRAM

[交换芯片](/wiki/switch-chip/)和AI网络ASIC高度依赖片上SRAM做报文缓存：

```
[交换芯片](/wiki/switch-chip/)（51.2T/102.4T）
  └── 大容量片上SRAM（数十~数百MB）
        ├── 报文缓冲（Packet Buffer）
        ├── 队列管理（Queuing）
        └── 路由表查找（TCAM辅助）
```

**代表厂商**：
- **博通（Broadcom）**：Tomahawk 5/Ultra 系列
- **Marvell**：Teralynx 8
- **Barefoot/Intel Tofino**：P4可编程交换芯片

## 3D SRAM 与先进封装

3D堆叠SRAM是突破"片上SRAM面积有限"的关键路径：

- **AMD 3D V-Cache**：在CCD上方堆叠64MB L3 SRAM（混合键合）
- **TSMC N3 SRAM密度提升**：单面积SRAM容量约+20%
- **Compute-in-Memory（CIM）**：SRAM阵列内直接做矩阵乘加，规避"内存墙"

## 关键制造者

- **台积电（TSMC）**：SRAM compiler + 嵌入式SRAM IP（eSRAM）
- **Intel**：自家CPU L1/L2/L3 SRAM
- **AMD**：3D V-Cache 3D SRAM
- **GlobalFoundries**：22FDX eSRAM
- **联发科/华为海思**：ASIC中的片上SRAM

## 行业挑战

- **SRAM面积占比高**：现代CPU/GPU中SRAM占芯片面积30-50%
- **功耗问题**：静态漏电在先进节点恶化，FinFET/GAA下SRAM Vmin受限
- **3D堆叠SRAM**：被视为"内存墙"突破路径，与[HBM](/wiki/hbm/)/[3D DRAM](/wiki/3d-dram/)形成技术分叉

## 核心关系

```
SRAM（最快速存储层级）
  ├── 上位 → 寄存器（CPU内）
  ├── 同级 → [HBM](/wiki/hbm/)/[DRAM](/wiki/dram/)（速度vs容量权衡）
  ├── 3D扩展 → AMD 3D V-Cache、3D堆叠SRAM
  ├── 服务对象
  │     ├── [XPU](/wiki/xpu/)（GPU/TPU/NPU片上缓存）
  │     ├── [交换芯片](/wiki/switch-chip/)（报文缓冲）
  │     └── CPU（多级Cache）
  ├── 工艺借鉴 → [3D封装](/wiki/3d-packaging/)（混合键合堆叠）
  └── 替代方案 → Compute-in-Memory（SRAM内计算）
```